相位仪是现代社会十分受欢迎的相位检测仪器，各行各业应用都十分广泛。今天就给大家简单介绍一下相位仪硬件电路设计，希望能对大家有所帮助。

一、CPLD控制的具有FIFO功能的A/D转换电路

根据系统的指标要求，选用ADS7852芯片作为系统的A/D转换器，该芯片为8通道、12位并行接口模数转换器，电源采用单5V供电，采样速率为500kHz。

为了实现不用CPU参与控制的不间断的数据采样，A/D转换采用CPLD控制，CPLD通过逻辑电平控制A/D转换器的通道转换，转换结束后，CPLD将A/D转换的数据采用FIFO进行暂存，CPU在进行数据数据处理时，将采样结果从FIFO中读出，这样在CPU进行数据处理和其他操作时，不影响A/D转换。根据系统工作的要求，FIFO选用IDT7205，具有4kB的数据容量，具有清空缓冲区、半满、全满和空信号引脚，使用方便。

由于A/D转换器选用12位，IDT7205为8位FIFO，因此选用2片FIFO作为数据缓存使用。仪器的电平为3.3V，FIFO的电平为5V，因此需要进行电平转换，选用74FCT16245作为电平转换芯片。CPLD在控制A/D转换器进行数据采样的过程中，采取6通道轮流采样，为了方便数据处理中识别每个数据属于哪个通道，CPLD将转换通道的3个控制引脚接FIFO的数据输入口的高位，这样通道信息可以同转换结果一起存入FIFO，数据处理只要对高位进行识别就可以知道该数据来自哪个通道，为数据处理提供了极大的方便。另外，CPU可以通过I/O口对A/D转换是否开始、FIFO操作进行控制。

二、自举功能的实现

微处理器在上电时将程序从外部设备加载到片内SRAM，然后在SRAM中运行，这个过程称为自举。

相位仪具有这种自举功能，这种功能是由仪器内部的固化引导程序实现的。

实时运行的程序和数据从外部廉价的低速EPROM中并行装入，也可以从仪器的串行口装入。其中，并行自举加载速度最快，虽然占用DSP数据区的部分地址，但无需增加其他接口芯片，且电路简单，因此得到广泛的应用。

仪器的引导程序驻留在0x000000~0x000FFF的地址空间内，上电复位后引导程序将外部空间的程序移植到内部SRAM中运行。TMS320VC33的外部程序存储器有3个地址空间，将会根据中断信号的不同配置将其中一个地址空间的程序拷贝到片内SRAM空间去。

以上就是跟大家分享地关于相位仪的相关内容，希望通过以上内容，能让大家对相位仪产品有更进一步地认识和了解。